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<!-- Product Version: Vivado v2022.2 (64-bit)              -->
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      </File>
      <File Path="$PSRCDIR/sources_1/hdl/verilog_ethernet/udp_complete_64.v">
        <FileInfo>
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          <Attr Name="UsedIn" Val="simulation"/>
        </FileInfo>
      </File>
      <File Path="$PSRCDIR/sources_1/hdl/verilog_ethernet/udp_ip_rx_64.v">
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      <File Path="$PSRCDIR/sources_1/hdl/verilog_ethernet/udp_ip_tx_64.v">
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      <File Path="$PSRCDIR/sources_1/hdl/verilog_ethernet/xgmii_baser_dec_64.v">
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      <File Path="$PSRCDIR/sources_1/hdl/timing_engine.v">
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      <File Path="$PSRCDIR/sources_1/hdl/util_reg.v">
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      <File Path="$PSRCDIR/sources_1/hdl/waveform_gen.v">
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      </File>
      <File Path="$PSRCDIR/sources_1/hdl/top.v">
        <FileInfo SFType="SVerilog">
          <Attr Name="UsedIn" Val="synthesis"/>
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        </FileInfo>
      </File>
      <Config>
        <Option Name="DesignMode" Val="RTL"/>
        <Option Name="TopModule" Val="top"/>
        <Option Name="TopAutoSet" Val="TRUE"/>
        <Option Name="dataflowViewerSettings" Val="min_width=16"/>
      </Config>
    </FileSet>
    <FileSet Name="constrs_1" Type="Constrs" RelSrcDir="$PSRCDIR/constrs_1" RelGenDir="$PGENDIR/constrs_1">
      <Filter Type="Constrs"/>
      <File Path="$PSRCDIR/constrs_1/new/constraints.xdc">
        <FileInfo>
          <Attr Name="UsedIn" Val="synthesis"/>
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        </FileInfo>
      </File>
      <Config>
        <Option Name="TargetConstrsFile" Val="$PSRCDIR/constrs_1/new/constraints.xdc"/>
        <Option Name="ConstrsType" Val="XDC"/>
      </Config>
    </FileSet>
    <FileSet Name="sim_1" Type="SimulationSrcs" RelSrcDir="$PSRCDIR/sim_1" RelGenDir="$PGENDIR/sim_1">
      <Filter Type="Srcs"/>
      <Config>
        <Option Name="DesignMode" Val="RTL"/>
        <Option Name="TopModule" Val="top"/>
        <Option Name="TopLib" Val="xil_defaultlib"/>
        <Option Name="TopAutoSet" Val="TRUE"/>
        <Option Name="TransportPathDelay" Val="0"/>
        <Option Name="TransportIntDelay" Val="0"/>
        <Option Name="SelectedSimModel" Val="rtl"/>
        <Option Name="PamDesignTestbench" Val=""/>
        <Option Name="PamDutBypassFile" Val="xil_dut_bypass"/>
        <Option Name="PamSignalDriverFile" Val="xil_bypass_driver"/>
        <Option Name="PamPseudoTop" Val="pseudo_tb"/>
        <Option Name="SrcSet" Val="sources_1"/>
      </Config>
    </FileSet>
    <FileSet Name="utils_1" Type="Utils" RelSrcDir="$PSRCDIR/utils_1" RelGenDir="$PGENDIR/utils_1">
      <Filter Type="Utils"/>
      <File Path="$PSRCDIR/utils_1/imports/synth_1/top.dcp">
        <FileInfo>
          <Attr Name="UsedIn" Val="synthesis"/>
          <Attr Name="UsedIn" Val="implementation"/>
          <Attr Name="UsedInSteps" Val="synth_1"/>
          <Attr Name="AutoDcp" Val="1"/>
        </FileInfo>
      </File>
      <Config>
        <Option Name="TopAutoSet" Val="TRUE"/>
      </Config>
    </FileSet>
    <FileSet Name="data_fifo" Type="BlockSrcs" RelSrcDir="$PSRCDIR/data_fifo" RelGenDir="$PGENDIR/data_fifo">
      <File Path="$PSRCDIR/sources_1/ip/data_fifo/data_fifo.xci">
        <FileInfo>
          <Attr Name="AutoDisabled" Val="1"/>
          <Attr Name="UsedIn" Val="synthesis"/>
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        </FileInfo>
      </File>
      <Config>
        <Option Name="TopModule" Val="data_fifo"/>
        <Option Name="dataflowViewerSettings" Val="min_width=16"/>
        <Option Name="UseBlackboxStub" Val="1"/>
      </Config>
    </FileSet>
    <FileSet Name="width_converter" Type="BlockSrcs" RelSrcDir="$PSRCDIR/width_converter" RelGenDir="$PGENDIR/width_converter">
      <File Path="$PSRCDIR/sources_1/ip/width_converter/width_converter.xci">
        <FileInfo>
          <Attr Name="AutoDisabled" Val="1"/>
          <Attr Name="UsedIn" Val="synthesis"/>
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        </FileInfo>
      </File>
      <Config>
        <Option Name="TopModule" Val="width_converter"/>
        <Option Name="dataflowViewerSettings" Val="min_width=16"/>
        <Option Name="UseBlackboxStub" Val="1"/>
      </Config>
    </FileSet>
    <FileSet Name="clock_converter" Type="BlockSrcs" RelSrcDir="$PSRCDIR/clock_converter" RelGenDir="$PGENDIR/clock_converter">
      <File Path="$PSRCDIR/sources_1/ip/clock_converter/clock_converter.xci">
        <FileInfo>
          <Attr Name="AutoDisabled" Val="1"/>
          <Attr Name="UsedIn" Val="synthesis"/>
          <Attr Name="UsedIn" Val="implementation"/>
          <Attr Name="UsedIn" Val="simulation"/>
        </FileInfo>
      </File>
      <Config>
        <Option Name="TopModule" Val="clock_converter"/>
        <Option Name="dataflowViewerSettings" Val="min_width=16"/>
        <Option Name="UseBlackboxStub" Val="1"/>
      </Config>
    </FileSet>
    <FileSet Name="wf_memory" Type="BlockSrcs" RelSrcDir="$PSRCDIR/wf_memory" RelGenDir="$PGENDIR/wf_memory">
      <File Path="$PSRCDIR/sources_1/ip/wf_memory/wf_memory.xci">
        <FileInfo>
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        </FileInfo>
      </File>
      <Config>
        <Option Name="TopModule" Val="wf_memory"/>
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      </Config>
    </FileSet>
    <FileSet Name="eth_xcvr_gt_full" Type="BlockSrcs" RelSrcDir="$PSRCDIR/eth_xcvr_gt_full" RelGenDir="$PGENDIR/eth_xcvr_gt_full">
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        </FileInfo>
      </File>
      <Config>
        <Option Name="TopModule" Val="eth_xcvr_gt_full"/>
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        <Option Name="UseBlackboxStub" Val="1"/>
      </Config>
    </FileSet>
    <FileSet Name="eth_xcvr_gt_channel" Type="BlockSrcs" RelSrcDir="$PSRCDIR/eth_xcvr_gt_channel" RelGenDir="$PGENDIR/eth_xcvr_gt_channel">
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        <FileInfo>
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        </FileInfo>
      </File>
      <Config>
        <Option Name="TopModule" Val="eth_xcvr_gt_channel"/>
        <Option Name="dataflowViewerSettings" Val="min_width=16"/>
        <Option Name="UseBlackboxStub" Val="1"/>
      </Config>
    </FileSet>
    <FileSet Name="pulse_buffer_fifo" Type="BlockSrcs" RelSrcDir="$PSRCDIR/pulse_buffer_fifo" RelGenDir="$PGENDIR/pulse_buffer_fifo">
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      <Config>
        <Option Name="TopModule" Val="pulse_buffer_fifo"/>
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        <Option Name="UseBlackboxStub" Val="1"/>
      </Config>
    </FileSet>
    <FileSet Name="dig_rx_dwidth_converter" Type="BlockSrcs" RelSrcDir="$PSRCDIR/dig_rx_dwidth_converter" RelGenDir="$PGENDIR/dig_rx_dwidth_converter">
      <File Path="$PSRCDIR/sources_1/ip/dig_rx_dwidth_converter/dig_rx_dwidth_converter.xci">
        <FileInfo>
          <Attr Name="UsedIn" Val="synthesis"/>
          <Attr Name="UsedIn" Val="implementation"/>
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        </FileInfo>
      </File>
      <Config>
        <Option Name="TopModule" Val="dig_rx_dwidth_converter"/>
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      </Config>
    </FileSet>
    <FileSet Name="dig_rx_clock_converter" Type="BlockSrcs" RelSrcDir="$PSRCDIR/dig_rx_clock_converter" RelGenDir="$PGENDIR/dig_rx_clock_converter">
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        <FileInfo>
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        </FileInfo>
      </File>
      <Config>
        <Option Name="TopModule" Val="dig_rx_clock_converter"/>
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        <Option Name="UseBlackboxStub" Val="1"/>
      </Config>
    </FileSet>
    <FileSet Name="hdr_mem" Type="BlockSrcs" RelSrcDir="$PSRCDIR/hdr_mem" RelGenDir="$PGENDIR/hdr_mem">
      <File Path="$PSRCDIR/sources_1/ip/hdr_mem/hdr_mem.xci">
        <FileInfo>
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        </FileInfo>
      </File>
      <Config>
        <Option Name="TopModule" Val="hdr_mem"/>
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      </Config>
    </FileSet>
    <FileSet Name="axis_switch_0" Type="BlockSrcs" RelSrcDir="$PSRCDIR/axis_switch_0" RelGenDir="$PGENDIR/axis_switch_0">
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        <FileInfo>
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      <Config>
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    </FileSet>
    <FileSet Name="hdr_fifo" Type="BlockSrcs" RelSrcDir="$PSRCDIR/hdr_fifo" RelGenDir="$PGENDIR/hdr_fifo">
      <File Path="$PSRCDIR/sources_1/ip/hdr_fifo/hdr_fifo.xci">
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    </FileSet>
    <FileSet Name="microblaze_bd" Type="BlockSrcs" RelSrcDir="$PSRCDIR/microblaze_bd" RelGenDir="$PGENDIR/microblaze_bd">
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        </FileInfo>
      </File>
      <Config>
        <Option Name="TopModule" Val="microblaze_bd"/>
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      </Config>
    </FileSet>
  </FileSets>
  <Simulators>
    <Simulator Name="XSim">
      <Option Name="Description" Val="Vivado Simulator"/>
      <Option Name="CompiledLib" Val="0"/>
    </Simulator>
    <Simulator Name="ModelSim">
      <Option Name="Description" Val="ModelSim Simulator"/>
    </Simulator>
    <Simulator Name="Questa">
      <Option Name="Description" Val="Questa Advanced Simulator"/>
    </Simulator>
    <Simulator Name="Xcelium">
      <Option Name="Description" Val="Xcelium Parallel Simulator"/>
    </Simulator>
    <Simulator Name="VCS">
      <Option Name="Description" Val="Verilog Compiler Simulator (VCS)"/>
    </Simulator>
    <Simulator Name="Riviera">
      <Option Name="Description" Val="Riviera-PRO Simulator"/>
    </Simulator>
  </Simulators>
  <Runs Version="1" Minor="19">
    <Run Id="synth_1" Type="Ft3:Synth" SrcSet="sources_1" Part="xcku040-ffva1156-2-i" ConstrsSet="constrs_1" Description="Vivado Synthesis Defaults" AutoIncrementalCheckpoint="true" IncrementalCheckpoint="$PSRCDIR/utils_1/imports/synth_1/top.dcp" WriteIncrSynthDcp="false" State="current" Dir="$PRUNDIR/synth_1" IncludeInArchive="true" IsChild="false" AutoIncrementalDir="$PSRCDIR/utils_1/imports/synth_1" AutoRQSDir="$PSRCDIR/utils_1/imports/synth_1">
      <Strategy Version="1" Minor="2">
        <StratHandle Name="Vivado Synthesis Defaults" Flow="Vivado Synthesis 2022"/>
        <Step Id="synth_design"/>
      </Strategy>
      <GeneratedRun Dir="$PRUNDIR" File="gen_run.xml"/>
      <ReportStrategy Name="Vivado Synthesis Default Reports" Flow="Vivado Synthesis 2022"/>
      <Report Name="ROUTE_DESIGN.REPORT_METHODOLOGY" Enabled="1"/>
      <RQSFiles/>
    </Run>
    <Run Id="data_fifo_synth_1" Type="Ft3:Synth" SrcSet="data_fifo" Part="xcku040-ffva1156-2-i" ConstrsSet="data_fifo" Description="Vivado Synthesis Defaults" AutoIncrementalCheckpoint="false" WriteIncrSynthDcp="false" Dir="$PRUNDIR/data_fifo_synth_1" IncludeInArchive="true" IsChild="false" AutoIncrementalDir="$PSRCDIR/utils_1/imports/data_fifo_synth_1" AutoRQSDir="$PSRCDIR/utils_1/imports/data_fifo_synth_1">
      <Strategy Version="1" Minor="2">
        <StratHandle Name="Vivado Synthesis Defaults" Flow="Vivado Synthesis 2022"/>
        <Step Id="synth_design"/>
      </Strategy>
      <GeneratedRun Dir="$PRUNDIR" File="gen_run.xml"/>
      <ReportStrategy Name="Vivado Synthesis Default Reports" Flow="Vivado Synthesis 2022"/>
      <Report Name="ROUTE_DESIGN.REPORT_METHODOLOGY" Enabled="1"/>
      <RQSFiles/>
    </Run>
    <Run Id="width_converter_synth_1" Type="Ft3:Synth" SrcSet="width_converter" Part="xcku040-ffva1156-2-i" ConstrsSet="width_converter" Description="Vivado Synthesis Defaults" AutoIncrementalCheckpoint="false" WriteIncrSynthDcp="false" Dir="$PRUNDIR/width_converter_synth_1" IncludeInArchive="true" IsChild="false" AutoIncrementalDir="$PSRCDIR/utils_1/imports/width_converter_synth_1" AutoRQSDir="$PSRCDIR/utils_1/imports/width_converter_synth_1">
      <Strategy Version="1" Minor="2">
        <StratHandle Name="Vivado Synthesis Defaults" Flow="Vivado Synthesis 2022"/>
        <Step Id="synth_design"/>
      </Strategy>
      <GeneratedRun Dir="$PRUNDIR" File="gen_run.xml"/>
      <ReportStrategy Name="Vivado Synthesis Default Reports" Flow="Vivado Synthesis 2022"/>
      <Report Name="ROUTE_DESIGN.REPORT_METHODOLOGY" Enabled="1"/>
      <RQSFiles/>
    </Run>
    <Run Id="clock_converter_synth_1" Type="Ft3:Synth" SrcSet="clock_converter" Part="xcku040-ffva1156-2-i" ConstrsSet="clock_converter" Description="Vivado Synthesis Defaults" AutoIncrementalCheckpoint="false" WriteIncrSynthDcp="false" Dir="$PRUNDIR/clock_converter_synth_1" IncludeInArchive="true" IsChild="false" AutoIncrementalDir="$PSRCDIR/utils_1/imports/clock_converter_synth_1" AutoRQSDir="$PSRCDIR/utils_1/imports/clock_converter_synth_1">
      <Strategy Version="1" Minor="2">
        <StratHandle Name="Vivado Synthesis Defaults" Flow="Vivado Synthesis 2022"/>
        <Step Id="synth_design"/>
      </Strategy>
      <GeneratedRun Dir="$PRUNDIR" File="gen_run.xml"/>
      <ReportStrategy Name="Vivado Synthesis Default Reports" Flow="Vivado Synthesis 2022"/>
      <Report Name="ROUTE_DESIGN.REPORT_METHODOLOGY" Enabled="1"/>
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