renamed system verilog files to have .sv extensions
This commit is contained in:
@@ -948,7 +948,7 @@ module top #
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wire [127:0] iq_out;
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wire [127:0] iq_out;
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wire iq_out_valid;
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wire iq_out_valid;
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gen_ofdm dut (
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gen_ofdm waveform_gen_i (
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.clk(jesd_core_clk),
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.clk(jesd_core_clk),
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.reset(1'b0),
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.reset(1'b0),
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@@ -458,15 +458,15 @@
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<Attr Name="UsedIn" Val="simulation"/>
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<Attr Name="UsedIn" Val="simulation"/>
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</FileInfo>
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</FileInfo>
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</File>
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</File>
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<File Path="$PSRCDIR/sources_1/hdl/digital_rx_chain.v">
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<File Path="$PSRCDIR/sources_1/hdl/digital_rx_chain.sv">
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<FileInfo SFType="SVerilog">
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<FileInfo>
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<Attr Name="UsedIn" Val="synthesis"/>
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<Attr Name="UsedIn" Val="synthesis"/>
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<Attr Name="UsedIn" Val="implementation"/>
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<Attr Name="UsedIn" Val="implementation"/>
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<Attr Name="UsedIn" Val="simulation"/>
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<Attr Name="UsedIn" Val="simulation"/>
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</FileInfo>
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</FileInfo>
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</File>
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</File>
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<File Path="$PSRCDIR/sources_1/hdl/ethernet_top.v">
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<File Path="$PSRCDIR/sources_1/hdl/ethernet_top.sv">
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<FileInfo SFType="SVerilog">
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<FileInfo>
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<Attr Name="UsedIn" Val="synthesis"/>
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<Attr Name="UsedIn" Val="synthesis"/>
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<Attr Name="UsedIn" Val="implementation"/>
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<Attr Name="UsedIn" Val="implementation"/>
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<Attr Name="UsedIn" Val="simulation"/>
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<Attr Name="UsedIn" Val="simulation"/>
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@@ -486,36 +486,28 @@
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<Attr Name="UsedIn" Val="simulation"/>
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<Attr Name="UsedIn" Val="simulation"/>
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</FileInfo>
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</FileInfo>
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</File>
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</File>
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<File Path="$PSRCDIR/sources_1/hdl/timing_engine.v">
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<File Path="$PSRCDIR/sources_1/hdl/timing_engine.sv">
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<FileInfo SFType="SVerilog">
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<FileInfo>
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<Attr Name="UsedIn" Val="synthesis"/>
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<Attr Name="UsedIn" Val="synthesis"/>
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<Attr Name="UsedIn" Val="implementation"/>
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<Attr Name="UsedIn" Val="implementation"/>
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<Attr Name="UsedIn" Val="simulation"/>
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<Attr Name="UsedIn" Val="simulation"/>
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</FileInfo>
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</FileInfo>
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</File>
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</File>
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<File Path="$PSRCDIR/sources_1/hdl/util_reg.v">
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<File Path="$PSRCDIR/sources_1/hdl/util_reg.sv">
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<FileInfo SFType="SVerilog">
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<FileInfo>
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<Attr Name="UsedIn" Val="synthesis"/>
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<Attr Name="UsedIn" Val="synthesis"/>
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<Attr Name="UsedIn" Val="implementation"/>
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<Attr Name="UsedIn" Val="implementation"/>
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<Attr Name="UsedIn" Val="simulation"/>
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<Attr Name="UsedIn" Val="simulation"/>
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</FileInfo>
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</FileInfo>
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</File>
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</File>
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<File Path="$PSRCDIR/sources_1/hdl/top.v">
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<File Path="$PSRCDIR/sources_1/hdl/top.sv">
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<FileInfo SFType="SVerilog">
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<FileInfo>
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<Attr Name="UsedIn" Val="synthesis"/>
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<Attr Name="UsedIn" Val="synthesis"/>
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<Attr Name="UsedIn" Val="implementation"/>
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<Attr Name="UsedIn" Val="implementation"/>
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<Attr Name="UsedIn" Val="simulation"/>
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<Attr Name="UsedIn" Val="simulation"/>
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</FileInfo>
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</FileInfo>
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</File>
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</File>
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<File Path="$PSRCDIR/sources_1/hdl/waveform_gen.v">
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<File Path="$PSRCDIR/sources_1/ip/width_converter/width_converter.xci">
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<FileInfo SFType="SVerilog">
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<Attr Name="AutoDisabled" Val="1"/>
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<Attr Name="UsedIn" Val="synthesis"/>
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<Attr Name="UsedIn" Val="implementation"/>
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<Attr Name="UsedIn" Val="simulation"/>
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</FileInfo>
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</File>
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<File Path="$PSRCDIR/sources_1/ip/clock_converter/clock_converter.xci">
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<FileInfo>
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<FileInfo>
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<Attr Name="AutoDisabled" Val="1"/>
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<Attr Name="AutoDisabled" Val="1"/>
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<Attr Name="UsedIn" Val="synthesis"/>
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<Attr Name="UsedIn" Val="synthesis"/>
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@@ -531,7 +523,15 @@
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<Attr Name="UsedIn" Val="simulation"/>
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<Attr Name="UsedIn" Val="simulation"/>
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</FileInfo>
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</FileInfo>
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</File>
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</File>
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<File Path="$PSRCDIR/sources_1/ip/width_converter/width_converter.xci">
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<File Path="$PSRCDIR/sources_1/ip/clock_converter/clock_converter.xci">
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<FileInfo>
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<Attr Name="AutoDisabled" Val="1"/>
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<Attr Name="UsedIn" Val="synthesis"/>
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<Attr Name="UsedIn" Val="implementation"/>
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<Attr Name="UsedIn" Val="simulation"/>
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</FileInfo>
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</File>
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<File Path="$PSRCDIR/sources_1/hdl/waveform_gen.sv">
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<FileInfo>
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<FileInfo>
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<Attr Name="AutoDisabled" Val="1"/>
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<Attr Name="AutoDisabled" Val="1"/>
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<Attr Name="UsedIn" Val="synthesis"/>
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<Attr Name="UsedIn" Val="synthesis"/>
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